笔试题:1、FIFO的设计2、用Verilog写一段代码，实现消除一个glitch

推荐回答

1.同步FIFO很简单，对读写计数，需要考虑的是空满标志的生成。可以对地址扩位，很简单2.glitch的消除，如果是单比特信号，那么可以采用打拍延迟，PS:这个不会 就不要做数字前端设计了吧