请大神帮忙看下这段VHDL代码library ieee;use ieee.std

网友回答

从你的描述看,信号k是多余的.下面的描述应当与你上面的描述功能相同：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity paret is
port ( clrn:in std_logic;
cq1,cq2,cq3:in std_logic_vector(3 downto 0);
co1,co2,co3:out std_logic_vector(3 downto 0));
end paret;
architecture paret_arch of paret is
begin process(clrn,cq1,cq2,cq3,k)
begin if(clrn='0') then
co1