【assign在verilog里是什么意思?reg a;assign a=20'a10;和re】

发布时间：2021-03-19 06:22:52

assign在verilog里是什么意思?reg a;assign a=20'a10;和reg a;a=20'a10;有什么区别?初学者~请多多指教~

网友回答

assign表示连续赋值,且被赋值的变量只能是wire型的.
如果变量是reg型的,则只能用在always块内部赋值,例如：
wire [19:0] a;
assign a = 20'b10;
reg [19:0] b;
[email protected](*)
beginb = 20'b10;
end
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